核能科学与发电技术学报

使用 Verilog HDL 实现基于 FSM 的 32 位无符号流水线乘法器的高效设计

Hema Chitra *、R Dhanasekaran、V Rajya Ganesh 和 Preeti Maddhyeshia

本文介绍了基于 FSM 的 32 位流水线乘法器的修改。它使用进位预测加法器 (CLA) 和进位选择加法器 (CSA) 代替基于 32 位 FSM 的流水线乘法器中的行波进位加法器 (RCA)，以减少进位传播延迟。所提出的硬件设计基于乘法过程的移位和加法算法。我们建议的流水线乘法器设计减少了加法器并按顺序添加部分乘积，以提高最大工作频率并减少硬件资源。综合报告显示，与基于 FSM 的流水线乘法器相比，改进的基于 FSM 的 32 位流水线乘法器的延迟更少，逻辑资源的使用更少。仿真是在 Xilinx Vivado 2017.4（Verilog HDL）中完成的。

所提设计实例化了进位选择加法器用于部分乘积加法过程，进位选择加法器比行波进位加法器更快。在延迟和功耗之间权衡，与现有方法相比，延迟有所降低，功耗有所增加。所提方法可用于高速流水线乘法运算。